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Le lezioni di esercitazione sono riportate in colore rosso. Le slide sono da considerare bozze avanzate fino al giorno della lezione.
Approfondimenti sulle esercitazioni possono essere trovati sulla pagina WEB del Dott. Marchi relativa al corso.
| Introduzione | ||
| L_01 | 06/03/2006 | Introduzione. L'architettura di riferimento. Il ciclo di esecuzione di un'istruzione. Storia dell'Elaboratore (ultima modifica 05.03.06). |
| L_02 | 07/03/2006 | Codifica dell'informazione. Operazioni su numeri binari. Le operazioni fondamentali. Rappresentazione binaria dei numeri decimali. Lo standard IEEE754 (ultima modifica 09.03.06). |
| Logica combinatoria | ||
| L_03 | 08/03/2006 | L'algebra combinatoria: variabili ed operatori. Implementazione circuitale (porte logiche). Dal circuito alla funzione. Algebra Booleana. Le porte universali (ultima modifica 08.03.06). |
| E_01 | 09/03/2006 |
Esercitazione: Operazioni sui numeri binari. Soluzioni (ultima modifica 09.03.06). |
| L_04 | 13/03/2006 |
Dalla funzione al circuito. Dalla tabella della verità al circuito:. la prima forma canonica. Criteri di ottimalità. Semplificazione algebrica. Implementazione circuitale mediante PLA e ROM (ultima modifica 13.03.05). |
| 14/03/2006 | Maxtermini. Seconda forma canonica di rappresentazione delle funzioni booleane. Circuiti combinatori notevoli (ultima modifica 14.03.05). | |
| Le unità aritmetico-logiche | ||
| L_06 | 15/03/2006 | Addizionatori. Il problema del riporto. Moltiplicatori HW. Algoritmi per la moltiplicazione (ultima modifica 21.03.05). |
| E_02 | 16/03/2006 | Esercitazione: Sintesi delle funzioni booleane. Soluzioni (ultima modifica 20.03.06). |
| L_07 | 20/03/2006 | Progettazione di una ALU. I due stadi. Addizione su 32 bit. Overflow. Comparazione (ultima modifica 20.03.06). |
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Logica sequenziale |
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| L_08 | 21/03/2006 | Anticipazione del riporto. Introduzione al firmware. Circuiti firmware della moltiplicazione intera(ultima modifica 21.03.06). |
| L_09 | 22/03/2006 |
Temporizzazione dei circuiti booleani. Circuiti sequenziali. Tabelle di transizione e di eccitazione. I latch SC. I latch D (ultima modifica 21.03.06). |
| E_03 | 23/03/2006 | Esercitazione: circuiti per l'addizione e la sottrazione. ALU. Soluzioni. (ultima modifica 21.03.06) . |
| L_10 | 27/03/2006 | I flip-flop. Problemi di temporizzazione. Il register file (ultima modifica 28.05.06). |
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L'Interfaccia HW / SW : L'Instruction Set Architecture (ISA) |
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| L_11 | 28/03/2006 |
Macchine a stati finiti. Dalle specifiche al progetto. State Transition Graph. State Transition Table. Codifica della STT. Sintesi del circuito. (ultima modifica 28.03.06). |
| L_12 | 29/03/2006 | Definizione dell'ISA. L'assembly. Istruzioni aritmetiche nel MIPS. L'organizzazione della memoria. Istruzioni di lettura / scrittura: register spilling (ultima modifica 29.03.06). |
| E_04 | 30/03/2006 | Esercitazione: Bistabili. Soluzioni (ultima modifica 03.04.06). |
| C_01 | 03/04/2006 | Primo compitino (fino al contenuto della lezione 10 compresa). Esercizi (ultima modifica 21.03.06). Risultati. Orario: 8.20 - 10.30. |
| L_13 | 04/04/2006 | Istruzioni di controllo del flusso: salti condizionati ed incondizionati. Introduzione alle procedure (ultima modifica 03.04.06). |
| L_14 | 05/04/2006 |
Lo stack. Meccanismi di chiamata delle procedure. Le procedure annidate. Procedure ricorsive. Esempi (ultima modifica 05.04.06). |
| E_05 | 06/04/2006 | Macchina a stati finiti. Soluzioni (ultima modifica 07.04.06). |
| L_15 | 10/04/2006 |
Compilazione e linker: dal programma all'eseguibile. Le direttive del compilatore Assembly. Programmi assembly e la loro emulazione di SPIM. (ultima modifica 10.04.06). |
| L_16 | 11/04/2006 | Il linguaggio macchina. Architettura delle istruzioni: tipi R, I e J. Modalità di indirizzamento. Utilizzo delle costanti. (ultima modifica 11.04.06). |
| E_06 | 12/04/2006 | Esercitazione: assembly. Soluzioni. Programmi Assembly. (ultima modifica 12.04.06). |
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La struttura di un'architettura |
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| C_02 | 20/04/2006 | Secondo compitino (fino alle lezione 16 compresa) in aula 405 di via Celoria Orario: 10.30 - 12.30. Esercizi (ultima modifica 05.04.06). Soluzione Risultati. |
| L_17 | 26/04/2006 | Architettura di riferimento. Architetture RISC e CISC. La struttura della CPU. La CPU ed il ciclo di esecuzione: Control path e data path. Costruzione di una CPU a ciclo singolo (ultima modifica 28.05.06). |
| L_18 | 27/04/2006 | Sintesi del controllore della ALU. Sintesi dell'Unità di Controllo principale ed analisi del data-path per CPU a ciclo singolo (ultima modifica 27.04.06). |
| L_19 | 02/05/2006 | Problemi con l'esecuzione di istruzioni a ciclo singolo. CPU multi-ciclo per istruzioni aritmetiche, di accesso alla memoria e di salto. Confronto con la CPU a ciclo singolo. (ultima modifica 02.05.06). |
| L_20 | 03/05/2006 | I passi di esecuzione di una CPU multi-ciclo, per le istruzioni di tipo R, lw/sw, branch e jump. La FSM per una CPU multi-ciclo. Sintesi dei segnali di controllo e della funzione stato prossimo (ultima modifica 08.05.06). |
| E_07 | 04/05/2006 | Esercitazione: CPU Multi-ciclo (soluzioni) Ultima modifica: 05.05.2006. |
| L_21 | 08/05/2006 | Interrupt ed eccezioni. La gestione vettorializzata e tramite registro. CPU multi-ciclo e la gesione SW/HW delle interruzioni. (ultima modifica 09.05.06). |
| L_22 | 09/05/2006 | Introduzione della pipeline. Principi di funzionamento. La struttura della CPU MIPS con pipeline. Il ruolo dei registri. Esecuzione in pipeline delle istruzioni di tipo R, lw/sw e branch. (ultima modifica 09.05.06). |
| L_23 | 10/05/2006 | Controllo della pipeline. Sintesi dell'Unità di Controllo per la CPU con pipeline. (ultima modifica 03.05.06). |
| E_08 | 11/05/2006 | Esercitazione: CPU pipeline (soluzioni) Ultima modifica: 22.05.2006. |
| L_24 | 15/05/2006 | Criticità della pipeline. Soluzione degli hazard sui dati mediante feedforwarding. Sintesi del controllore di feed-forwarding (ultima modifica 28.05.06). |
| L_25 | 16/05/2006 | Stallo della pipeline. Soluzione degli Hazard sul controllo. Delayed branch. (ultima modifica 16.05.06). |
| E_09 | 18/05/2006 | Esercitazione: Gestione degli Hazard (soluzioni) Ultima modifica: 22.05.2006. |
| C_03 | 22/05/2006 | Terzo Compitino. CPU (fino alla lezione 25). Aula V1. Ore 8.30. Esercizi (ultima modifica 26.05.06). Risultati. |
| Le memorie | ||
| L_26 | 23/05/2006 | Le memorie: gerarchia di memorie. Hit e Miss. Memoria cache. Mappatura diretta. Il campo tag di una cache (ultima modifica 24.05.06). |
| L_27 |
24/05/2006 |
Lettura / scrittura di una cache a mappatura diretta. Cache associative. Cache ad n vie. Cache coherence (ultima modifica 24.05.05). |
| E_10 | 25/05/2006 | Esercitazione: Le cache (soluzioni) Ultima modifica: 30.05.2005. |
| L_28 | 29/05/2006 | Criteri di progettazione di una memoria cache. La tecnologia SRAM e DRAM. Codici di correzione degli errori (ultima modifica 28.05.06). |
| Le periferiche | ||
| L_29 | 30/05/2006 | Il bus. Tipologie di bus. I bus seriali: Firewire, USB e PCI-Express. Schemi di arbitraggio. Gestione dell'I/O. (ultima modifica 24.05.06). |
| 31/05/2006 | I driver. L'I/O a controllo di programma. Polling. Interrupt. DMA. I dischi (ultima modifica 24.05.06). | |
| E_11 | 01/06/2006 | Esercitazione in laboratorio: dentro un calcolatore (Questa esercitazione si terrà in aula Omega in Via Comelico con inizio alle ore 11.15). |
| L_31 | 05/06/2006 | Valutazione delle prestazioni: CPI e mix di istruzioni. Benchmark. Legge di Amdhal. Speed-up. Gerarchie di memorie (ultima modifica 09.06.06). |
| L_32 | 06/06/2006 | L'architettura INTEL. L'architettura CISC degli INTEL. I registri. Modalità di indirizzamento. Elementi dell'ISA e della sua codifica. Le linee di sviluppo: Itanium ed Itanium-2. Architetture super-scalari. Cenni sulla pipeline del Pentium 4 (ultima modifica 06.06.06). |
| E_12 | 08/06/2006 | Esercitazione: Valutazione delle prestazioni e dell'I/O. (Questa esercitazione si terrà in aula V9 in via Venezian) (ultima modifica 09.06.06). |
| C_04 | 12/06/2006 | Quarto Compitino. Memorie. Prestazioni. I/O. Aula Beta di via Comelico. Ore 9.30. Esercizi (ultima modifica 09.06.06). Risultati. |