N.B.: Il diritto a scaricare il materiale accessibile da questa pagina
è riservato solamente agli studenti regolarmente iscritti al corso.
Notice: The right to download the material accessible from this page
is granted only to the students regularly enrolled in the hereabove University
course.
Le lezioni di esercitazione sono riportate in colore rosso, le lezioni di laboratorio in verde le lezioni frontali in nero. Per la parte di laboratorio, consultare la pagina del Dott. Basilico: http://homes.di.unimi.it/basilico/.
Le slide sono da considerare bozze avanzate fino al giorno della lezione. Le slide in versione definitiva, saranno disponibili sul sito il giorno dopo la lezione.
|
La CPU |
||
| L_01 | 04.03.2019 | Introduzione. CPU a singolo ciclo. Data-path e Control path (Prof. Borghese, ultima modifica 04.03.19). |
| L_02 | 06.03.2019 |
CPU multi-ciclo (Prof. Borghese, ultima modifica 06.03.19). |
| L_03 | 11.03.2019 | Introduzione della pipeline e principi di funzionamento. La struttura della CPU MIPS con pipeline e il ruolo dei registri. Unità di controllo (Prof. Borghese, ultima modifica 16.03.19). |
| L_04 | 13.03.2019 | Soluzione degli hazard sui dati mediante feedforwarding. Sintesi del controllore di feed-forwarding. (Prof. Borghese, ultima modifica 21.03.19). |
| 18.03.2019 | Missione del docente | |
| L_05 | 20.03.2019 | Soluzione degli Hazard sui dati mediante stallo. Stall on load. Hazard, stalli e bolle. Esempi di esecuzione. (Prof. Borghese, ultima modifica 21.03.19). |
| L_06 | 25.03.2019 |
Hazard sul controllo e loro soluzione. Delayed branch. Branch prediction buffer (Prof. Borghese, ultima modifica 28.03.19). |
| L_07 |
27.04.2019 |
Interrupt ed eccezioni. La gestione HW delle eccezioni. (Prof. Borghese, ultima modifica 28.03.2019). |
| L_08 | 01.04.2019 | Trend di sviluppo delle architetture. Parallelismo a livello di istruzione. Parallelizzazione statica e dinamica. Architetture SIMD e le istruzioni MMX e AVX. La pipeline dell'ARM Cortex A-8 e dell'Intel Core i7. (Prof. Borghese, ultima modifica 01.04.19). |
| Le memorie | ||
| L_09 | 03.04.2019 | La gerarchia delle memorie. Le cache a mappatura diretta (Prof. Borghese, ultima modifica 11.04.19). |
| 08.04.2019 | Lezione sospesa per compitino di matematica | |
| L_10 | 10.04.2019 | Lettura / scrittura di una cache a mappatura diretta. Cache associative. (Prof. Borghese, ultima modifica 11.04.19). |
| L_11 | 15.04.2019 | Cache ad n-vie. SRAM. Gestione delle Miss. (Prof. Borghese, ultima modifica 11.04.19). |
| L_12 | 17.04.2019 | La tecnologia DRAM. Codici di errore (Prof. Borghese, ultima modifica 23.04.19). |
| 22.04.2019 | Vacanze Pasquali | |
| 24.04.2019 | Vacanze Pasquali | |
|
Architetture avanzate |
||
| L_13 | 29.04.2019 |
I multi-core. Coerenza della memoria nei sistemi multi-processore. (Prof. Borghese, ultima modifica, 29.04.19). |
|
|
01.05.2019 | Festività del 1o Maggio |
| L_14 | 06.05.2019 |
La virtualizzazione e la JVM. La memoria virtuale. (Prof. Borghese, ultima modifica 06.05.19). |
| L_15 | 08.05.2019 |
L'architettura INTEL. L'architettura CISC degli INTEL. I registri. Modalità di indirizzamento. Elementi dell'ISA e della sua codifica (Prof. Borghese, ultima modifica 08.05.19). |
| 13.05.2019 |
Bus e I/O. (Prof. Borghese, ultima modifica (15.05.19). |
|
| L_17 | 15.05.2019 | Valutazione delle prestazioni. (Prof. Borghese, ultima modifica (15.05.19). |
| E_01 | 20.05.2019 | Esercitazione di riepilogo |