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Le lezioni di esercitazione sono riportate in colore rosso, le lezioni di laboratorio in verde le lezioni frontali in nero.
Le slide sono da considerare bozze avanzate fino al giorno della lezione. Le slide in versione definitiva, saranno disponibili sul sito il giorno dopo la lezione.
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La CPU |
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| L_01 | 03.03.2025 | Introduzione. (Prof. Borghese, ultima modifica 05.03.25). |
| L_02 | 05.03.2025 | Introduzione alla pipeline e principi di funzionamento. La struttura della CPU MIPS con pipeline e il ruolo dei registri. Unità di controllo (Prof. Borghese, ultima modifica 05.03.25). |
| L_03 | 10.03.2025 | Soluzione degli hazard sui dati mediante feedforwarding. Sintesi del controllore di feed-forwarding. (Prof. Borghese, ultima modifica 10.03.25). |
| L_04 | 12.03.2025 | Soluzione degli Hazard sui dati mediante stallo. Stall on load. Esempi di esecuzione. (Prof. Borghese, ultima modifica 12.03.25). |
| L_05 | 17.03.2025 |
Hazard sul controllo e loro soluzione. Delayed branch. Branch prediction buffer (Prof. Borghese, ultima modifica 17.03.25). |
| L_06 |
19.03.2025 |
Interrupt ed eccezioni. La gestione HW delle eccezioni. (Prof. Borghese, ultima modifica 24.03.2025). |
| L_06bis | 24.03.2025 | Interrupt ed eccezioni. La gestione HW delle eccezioni. (Ripetizione lezione per sciopero del 19 Marzo - Prof. Borghese). |
| L_07 | 26.03.2025 | rend di sviluppo delle architetture. Parallelismo a livello di istruzione. Parallelizzazione statica e dinamica. Architetture SIMD e le istruzioni MMX, SSE e AVX. (Prof. Borghese, ultima modifica 26.03.25). |
| C_01 | 31.03.2025 | Prima prova in itinere. Sono ammessi alla prima prova in itinere solamente gli studenti che si sono iscritti sul SIFA. Aula Alfa (Cognomi A-CIC) e Beta (Cognomi CID-Z). Risultati. Si potrà visionare la propria prima prova in itinere TO BE DEFINED. |
| Le memorie | ||
| L_08 | 02.04.2025 | La gerarchia delle memorie. Le cache a mappatura diretta (Prof. Borghese, ultima modifica 02.04.25). |
| L_09 | 07.04.2025 | Esercizi sulle cache a mappatura diretta. Porta lettura di una cache, memorie assoiciative e set-associative (Prof. Borghese, ultima modifica 15.04.24). |
| L_10 | 09.04.2025 | Gestione miss. SRAM e struttura. DRAM. (Prof. Borghese, ultima modifica 17.04.24). |
| L_11 | 14.04.2024 | Tecnica di "blocking". Codici di errore. Dispositivi di memoria (Prof. Borghese, ultima modifica 22.04.24). |
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Architetture avanzate |
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| L_12 | 16.04.2025 |
I multi-core. Coerenza e consistenza della memoria. (Prof. Borghese, ultima modifica, 08.05.23). |
| 21.04.2025 | Festività di Pasqua | |
| 23.04.2025 | Festività di Pasqua | |
| L_13 | 28.04.2025 |
La virtualizzazione e la JVM. La memoria virtuale. La compilazione. (Prof. Borghese, ultima modifica 18.05.23). |
| L_14 | 30.04.2025 |
L'architettura INTEL. La pipeline dell'Intel Core i7 e dell'ARM Cortex A-53. L'architettura CISC degli INTEL. I registri. Modalità di indirizzamento. Elementi dell'ISA e della sua codifica (Prof. Borghese, ultima modifica 06.05.24). |
| 05.05.2025 |
Bus e I/O. Gestione di un bus e arbitraggio. Gestione dell'input/output. (Prof. Borghese, ultima modifica (12.05.24). |
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| L_16 | 07.05.2025 | Valutazione delle prestazioni ed esercizi. (Prof. Borghese, ultima modifica (13.05.24). |
| E_01 | 19.05.2025 | Esercitazione di riepilogo. |
| C_02 | 26.05.2025 | Esercizi. Seconda prova in itinere. Aula TO BE DEFINED. Inizio ore XXXX. Risultati. |