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Le lezioni di esercitazione sono riportate in colore rosso, le lezioni di laboratorio in verde le lezioni frontali in nero.
Le slide sono da considerare bozze avanzate fino al giorno della lezione. Le slide in versione definitiva, saranno disponibili sul sito il giorno dopo la lezione.
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La CPU |
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| L_01 | 16.03.2026 | Introduzione. (Prof. Borghese, ultima modifica 05.03.25). |
| L_02 | 18.03.2026 | Introduzione alla pipeline e principi di funzionamento. La struttura della CPU MIPS con pipeline e il ruolo dei registri. Unità di controllo (Prof. Borghese, ultima modifica 05.03.25). |
| L_03 | 23.03.2026 | Soluzione degli hazard sui dati mediante feedforwarding. Sintesi del controllore di feed-forwarding. (Prof. Borghese, ultima modifica 10.03.25). |
| 30.03.2026 | Partecipazione a conferenza del docente. | |
| L_04 | 01.04.2026 | Soluzione degli Hazard sui dati mediante stallo. Stall on load. Esempi di esecuzione. (Prof. Borghese, ultima modifica 12.03.25). |
| 06.04.2026 | Vacanze pasquali | |
| L_05 | 08.04.2026 |
Hazard sul controllo e loro soluzione. Delayed branch. Branch prediction buffer (Prof. Borghese, ultima modifica 17.03.25). |
| L_06 |
13.04.2026 |
Interrupt ed eccezioni. La gestione HW delle eccezioni. (Prof. Borghese, ultima modifica 24.03.2025). |
| L_07 | 15.04.2025 | Trend di sviluppo delle architetture. Parallelismo a livello di istruzione. Parallelizzazione statica e dinamica. Architetture SIMD e le istruzioni MMX, SSE e AVX. (Prof. Borghese, ultima modifica 26.03.25). |
| Le memorie | ||
| L_08 | 20.04.2026 | La gerarchia delle memorie. Le cache a mappatura diretta (Prof. Borghese, ultima modifica 02.04.25). |
| L_09 | 22.04.2026 | Esercizi sulle cache a mappatura diretta. Porta lettura di una cache, memorie assoiciative e set-associative (Prof. Borghese, ultima modifica 07.04.25). |
| L_10 | 27.04.2026 | Gestione miss. SRAM e struttura a matrice. DRAM. (Prof. Borghese, ultima modifica 09.04.25). |
| L_11 | 29.04.2026 | Tecnica di "blocking". Codici di errore. Dispositivi di memoria (Prof. Borghese, ultima modifica 14.04.25). |
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Architetture avanzate |
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| L_12 | 04.05.2026 |
I multi-core. Coerenza e consistenza della memoria. (Prof. Borghese, ultima modifica, 16.04.25). |
| L_13 | 06.05.2026 |
La virtualizzazione e la JVM. La memoria virtuale. La compilazione. (Prof. Borghese, ultima modifica 28.04.25). |
| L_14 | 11.05.2026 |
L'architettura INTEL. La pipeline dell'Intel Core i7 e dell'ARM Cortex A-53. L'architettura CISC degli INTEL. I registri. Modalità di indirizzamento. Elementi dell'ISA e della sua codifica (Prof. Borghese, ultima modifica 04.05.25). |
| 13.05.2026 |
Bus e I/O. Gestione di un bus e arbitraggio. Gestione dell'input/output. (Prof. Borghese, ultima modifica (06.05.25). |
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| L_16 | 18.05.2026 | Valutazione delle prestazioni ed esercizi. (Prof. Borghese, ultima modifica (08.05.25). |
| E_01 | 20.05.2026 | Esercitazione di riepilogo. Esercizi. |