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Le lezioni di esercitazione sono riportate in colore rosso, le lezioni di laboratorio in verde le lezioni frontali in nero. Per la parte di laboratorio, consultare la pagina del Dott. Basilico: http://homes.di.unimi.it/basilico/.
Le slide sono da considerare bozze avanzate fino al giorno della lezione. Le slide in versione definitiva, saranno disponibili sul sito il giorno dopo la lezione.
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La CPU |
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| L_01 | 08.03.2021 | Introduzione. CPU a singolo ciclo. Data-path e Control path (Prof. Borghese, ultima modifica 08.03.21). |
| L_02 | 10.03.2021 | Introduzione alla pipeline e principi di funzionamento. La struttura della CPU MIPS con pipeline e il ruolo dei registri. Unità di controllo (Prof. Borghese, ultima modifica 10.03.21). |
| L_03 | 15.03.2021 | Soluzione degli hazard sui dati mediante feedforwarding. Sintesi del controllore di feed-forwarding. (Prof. Borghese, ultima modifica 15.03.21). |
| L_04 | 16.03.2021 | Soluzione degli Hazard sui dati mediante stallo. Stall on load. Esempi di esecuzione. Hazard sul controllo (Prof. Borghese, ultima modifica 18.03.21). |
| L_05 | 22.03.2021 |
Hazard sul controllo e loro soluzione. Delayed branch. Branch prediction buffer (Prof. Borghese, ultima modifica 22.03.21). |
| L_06 |
24.03.2021 |
Interrupt ed eccezioni. La gestione HW delle eccezioni. (Prof. Borghese, ultima modifica 26.03.2021). |
| L_07 | 29.03.2021 | Trend di sviluppo delle architetture. Parallelismo a livello di istruzione. Parallelizzazione statica e dinamica. Architetture SIMD e le istruzioni MMX, SSE e AVX. (Prof. Borghese, ultima modifica 29.03.21). |
| Le memorie | ||
| L_08 | 31.03.2021 | La gerarchia delle memorie. Le cache a mappatura diretta (Prof. Borghese, ultima modifica 31.03.21). |
| 05.04.2021 | Vacanze pasquali | |
| 07.04.2021 | Vacanze pasquali | |
| L_09 | 12.04.2021 | Porta lettura di una cache, memorie assoiciative e set-associative (Prof. Borghese, ultima modifica 14.04.21). |
| C_01 | 12.04.2021 | Prima prova in itinere (cancellata per COVID) |
| L_10 | 14.04.2021 | Gestione miss. SRAM. DRAM. (Prof. Borghese, ultima modifica 24.04.21). |
| L_11 | 19.04.2021 | Tecnica di "blocking". Codici di errore. Dispositivi di memoria (Prof. Borghese, ultima modifica 19.05.21). |
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Architetture avanzate |
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| L_12 | 21.04.2021 |
I multi-core. Coerenza e consistenza della memoria. (Prof. Borghese, ultima modifica, 24.04.21). |
| L_13 | 26.04.2021 |
La virtualizzazione e la JVM. La memoria virtuale. La compilazione. (Prof. Borghese, ultima modifica 26.04.21). |
| L_14 | 28.04.2021 |
L'architettura INTEL. La pipeline dell'Intel Core i7 e dell'ARM Cortex A-8. L'architettura CISC degli INTEL. I registri. Modalità di indirizzamento. Elementi dell'ISA e della sua codifica (Prof. Borghese, ultima modifica 28.04.21). |
| 03.05.2021 |
Bus e I/O. Arbitraggio. Gestione dell'input/output. (Prof. Borghese, ultima modifica (03.05.21). |
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| L_16 | 05.05.2021 | Valutazione delle prestazioni. (Prof. Borghese, ultima modifica (06.05.21). |
| E_01 | 19.05.2021 | Esercitazione di riepilogo. Esercizi (Prof. Borghese, ultima modifica). |
| C_02 | 26.05.2021 | Seconda prova in itinere (cancellata per COVID) |